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Verilator 4.026 发布,高性能 Verilog HDL 模拟器

Verilator 4.026 发布了。

Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统,它不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不仅可以翻译,还可以将代码编译为速度更快的优化与可选的线程分区模型,同时这些模型封装在 C++/SystemC/Python 模块中。

经过编译的 Verilog 模型,即使在单线程上执行的速度也比独立 SystemC 快 10 倍以上,并且在单线程上的执行速度比诸如 Icarus Verilog 之类的解释 Verilog 模拟器快 100 倍。多线程可能还会使速度提高 2-10 倍(在解释型模拟器上总共可以提高 200-1000 倍)。

此版本更新内容包括:

  • 现在有 Docker 镜像
  • 支持有界队列
  • 断言中支持蕴涵算子 “ |->”
  • 支持字符串比较,ato* 等方法
  • 支持即时覆盖声明
  • 更新 FST 跟踪 API,以获得更好的性能
  • 添加vpiTimeUnit并允许将时间指定为字符串
  • 在源码版本控制冲突中添加更简洁的错误
  • 修复小端字节范围
  • 修复队列问题
  • 修复 shell 中 #! 导致的问题

详情查看更新说明:

https://www.veripool.org/projects/verilator/news

转自 https://www.oschina.net/news/112944/verilator-4-026-released

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